国际半导体技术发展路线图(ITRS)2009年版综述(3)

3严峻的挑战

我们将半导体技术未来面临的挑战分为“近期(从现在开始直至2016年)”和“远期(2017年以后)”两部分。

3.1 概述

工业界的持续研发努力使得按比例缩小的进程重新加速并多样化。闪存器件的按比例缩小仍然是2年一个周期,直至2010年。MPU则是两年半一个周期,直至2013年;而DRAM则是3年一个周期。因此,“节点(node)”这个词不再能够对技术发展趋势进行清晰的定义。在“工艺集成、器件和结构”一章中,我们可以看到有很多种改进MOSFET性能的方法,我们称之为平面体MOSFET、FD-SOI MOSFET和Fin-FET的“并行发展”。

ITRS已经开始进入新的时代,业界开始应对CMOS按比例缩小的理论极限问题。有很多技术方面的挑战,包括图形生成、先进材料、形变工程(特别是对非平面器件结构),结的漏电、工艺控制,以及可制造性等。这些技术挑战还包括CMOS器件和新的类型的存储器器件的SoC和SiP集成。为了实现半导体工业的持续发展,需要面对所有这些基础性的问题。

每个国际技术工作组提出的困难和挑战收集在一起,归总成为“综述”一章中的“严峻的挑战”一节。这一节是为了帮助读者从整体上把握重大技术问题。

这些困难和挑战分成两大类:一是提高性能;二是经济有效地进行生产。它们也被归结在路线图的“近期(从2009年到2016年)”和“远期(从2017年到2024年)”时间框架之内。

3.2 近期的挑战

3.2.1 提高性能

1.逻辑器件的按比例缩小[工艺集成、器件和结构,前端工艺,建模和模拟,以及计量]

平面CMOS工艺的按比例缩小将面临着显著的挑战。按比例缩小的常规路径是通过减薄栅介质的厚度,缩短栅长,并增加沟道掺杂浓度。这种方法可能不再满足性能和功耗所设定的应用需求。新材料系统和新的器件架构的引入,以及连续工艺控制的改善,需要突破按比例缩小的壁垒。

等效栅氧化层厚度(EOT)的减薄将继续成为严峻的挑战,特别是对高性能和低运行功耗应用来说,更是如此,尽管高κ金属栅材料(HKMG)已经开始得到使用。界面层的按比例缩小和/或硅-高κ界面的质量对22 nm及更先进的技术代的EOT按比例缩小来说,是十分重要的。引入更高介电常数(高κ)的介质材料,同时又抑制由于带隙变窄引起的隧穿电流,也是近期需要面对的挑战。需要综合优化完整的栅层叠材料系统、最优的器件特征(功耗和性能)以及成本。这些材料的变化给MOSFET技术带来了严峻的挑战,而二氧化硅/多晶硅在长期以来作为最可靠的栅层叠系统一直扮演着关键的角色。

平面MOSFET需要高沟道掺杂以控制短沟效应,需要折中的因素是迁移率退化和增加的漏电功耗。在按比例缩小的器件中,使用掺杂来控制阈电压也会导致阈电压的离散性的增加,在电源电压按比例降低的过程中,给电路设计带来了困难。预期将会出现新的器件结构,例如多栅MOSFET(例如finFET)和超薄体FD-SOI。特别困难的问题是对超薄MOSFET的厚度的控制,包括它的离散性。对这些问题的解决方案应该是在电路设计和系统架构方面同时进行改善。

2.存储器器件的按比例缩小[工艺集成、器件和结构,新兴器件研究,前端工艺,建模和模拟,以及计量]

工业界的持续研发努力使得按比例缩小技术得以加速并变得多样化。基础的存储器包括独立的和嵌入式的DRAM、SRAM以及NAND和NOR闪存。新型的存储器包括硅/氧化层/氮化层/氧化层/硅(SONOS)、铁电RAM(FeRAM)、磁RAM(MRAM)和相变存储器(PCM)。

DRAM器件的挑战是:在特征尺寸不断减小的情况下实现足够的存储电容,高κ介质实现,低漏电流存取器件设计,以及对字线和位线的低方块电阻材料。对独立的DRAM,高κ材料当前被用于SIS结构的沟槽电容器。在2007年,需要实现金属顶部电极,而在2009年,当50 nm以下的特征尺寸需要使用介电常数高于60的介质时,可能需要实现带有高κ介质的完整的MIM结构。在SOC应用中,嵌入式的DRAM将带来新增的集成方面的挑战,例如:层叠电容器周围的深接触孔所需的接地规则和逻辑器件的接触接地规则之间的匹配。

与层叠电容器相比,沟槽DRAM所需的先进电容器材料要推迟几年才能实现,然而,对层叠电容器DRAM的单元尺寸因子是6,而沟槽DRAM的单元尺寸因子仍然是8。用于沟槽电容器的新的单元概念,依赖于能否使用3D阵列晶体管结构对常规的平面转移器件进行替代,预期在65 nm技术代将得到使用,以缓解器件的按比例缩小问题。

闪存市场的快速膨胀将使得业界更加关注这些器件的材料和工艺方面的挑战。随着它们市场的加速发展,闪存器件正在成为关键尺寸按比例缩小和材料技术的新的技术驱动力。NAND闪存器件的有效尺寸F,现在看起来要领先于DRAM的半节距尺寸。

闪存器件的关键挑战是隧道介质的不可按比例缩小性、多晶间介质的不可按比例缩小性、介质材料特性,以及尺寸的控制等。在闪存器件中,连续的按比例缩小和写入电压的降低需要使用更薄的多晶间氧化物和隧道氧化物。隧道氧化物必须要足够厚,以保证足够的保持时间;同时要足够薄,使得擦除/写入比较容易。多晶间介质必须要足够厚,以保证保持时间;同时需要足够薄,以便保持几乎恒定的耦合比。随着相邻的多晶硅栅的缩小,控制栅多晶硅和浮栅的边缘的交迭将不再可行。因此,高κ层间介质需要保持可接受的耦合比水平。闪存的挑战也包括进入主流制造领域,以及新的存储器类型和存储概念,例如MRAM、相变存储器和FeRAM。MRAM单元尺寸的可按比例缩小性和写入功耗的降低需要在2008年就得到解决。FeRAM的关键问题与单元的耐久性、电源和单元尺寸的可按比例缩小性有关。MRAM和FeRAM继续发展的另一个困难是它们可以经济有效地和逻辑电路技术集成在一起。FeRAM要更加困难一些,而MRAM看起来似乎更加适合与后道流程集成在一起。如果能成功实现交叉点二极管(cross-point diode)和3D集成的话,那么,合成/过渡金属氧化物阻性单元(Complex/transitional metal oxides resistive cell)有潜力用于高密度应用。

3.高性能和低成本的RF和模拟/混合信号解决方案[用于无线通信的射频和模拟/混合信号技术]

在<10 GHz和毫米波应用中的无线收发器IC的成本、功耗和性能将继续成为主要的技术驱动因素。由深亚微米CMOS技术和新兴的高κ介质和沟道形变工程等技术构成的< 10 GHz的应用空间,需要继续将器件的失配和1/f噪声保持在可接受的水平上。使用HBT器件的应用将继续从更加激进的垂直按比例缩小中受益。将廉价的集成无源器件和具有更高Q因子和更高密度的MIM电容器集成在一起,可能会需要将新材料集成进来。MEMS的开发,以及将MEMS和有源的硅芯片及片外无源器件网络集成在一起的工艺,预期将对整体系统的性能提高有显著的贡献。毫米波应用将继续从非硅基(GaN)器件的开发中受益。

信号隔离,特别是芯片的数字电路与模拟电路之间的信号隔离,随着芯片的复杂度和工作频率的日益增加和电源电压的日益降低,将变得越来越具有挑战性。通过电源和地耦合的噪声,可以通过设计技术来应对,降低衬底耦合的噪声可能需要大量的创新。